文 | 芯東西 ZeR0
編輯 | 漠影
芯東西3月3日消息，全球三大芯片制造商英特爾、臺積電、三星，封測龍頭日月光，以及x86和Arm生態的頂尖芯片設計公司AMD、Arm、高通，谷歌云、微軟、Meta等科技巨頭強強聯手，推出了一個全新的通用芯片互連標準——UCIe！
UCIe網站：https://www.uciexpress.org
該標準專為chiplet（又名芯粒、小芯片）而生，希望為封裝創新構建一個開放的chiplet生態系統，不僅簡化所有相關環節的流程，而且提供跨芯片制造商、跨制程節點的芯片產品，讓不同制造商的chiplet之間的互通混搭成為可能。
過去五年左右間，chiplet逐漸成為芯片設計業的一個主流趨勢。它通過die-to-die互連技術，將多個滿足特定功能的不同模塊芯片，像搭樂高積木般進行組裝，從而構成一個具備多種功能的異構芯片，有助于解決芯片制造成本、芯片設計整體可擴展性等諸多問題。
如今，經過多年磨礪后，這一技術終于迎來里程碑時刻——英特爾、AMD、Arm、日月光、谷歌云、微軟、Meta、高通、三星、臺積電聯合起來，正在打造一個新的開放芯片互連標準UCIe，且UCIe 1.0規范現已發布。
值得注意的是，英偉達并未出現在這個聯盟的成員名單中，我們也暫未看到RISC-V的身影。
01.發展chiplet互連標準是大勢所趨
在摩爾定律日漸式微的背景下，芯片制造商正努力應對日益困難的規模問題，通過降低成本、在單個封裝中使用不同類型的工藝節點等方法來繼續優化芯片，能縮短整體芯片開發生產流程、降低成本的chiplet漸漸走向主流。
借助chiplet技術，一個大型芯片不需要全部使用昂貴的7nm、5nm等先進制程，而是可以根據自身需求，混合搭配由多個芯片制造商、多個制程節點制造的芯片模塊，將它們封裝在一起。這樣既有助于提高效率，又減少了經濟負擔。
對性能與效率的追求，也驅使人們對chiplet產生持續的興趣。PCIe按照芯片標準來看偏慢，延遲較高，且數據傳輸能耗偏高，因此芯片制造商希望將更多功能集成到芯片中來降低延遲和功耗。
如果用chiplet實現，這或許能將性能提高20倍以上，或者將功耗降為原來的1/20。
然而chiplet之間缺乏標準化的連接，市面上有大量定制的專有互連，現代芯片很難實現與其他設計即插即用。此外，芯片設計和互連的標準化確認（validation）和驗證（verification）長期欠缺，使得芯片生態系統無法實現。
這就是UCIe聯盟想要做的事——實現chiplet（如核心、內存和I/O）之間的標準化連接。
02.分層協議，支持2D和2.5D封裝
UCIe是一個分層協議，包含物理層、Die-to-Die適配器和協議層。
如上圖所示，物理層可由來自多家公司所有類型的當前封裝選項組成，包括2D封裝、2.5D封裝，如英特爾EMIB、臺積電CoWoS、日月光FoCoS-B等方法。該標準未來也將擴展至3D封裝互連。
在物理層，其初始規范列出了芯片將用于相互通信的電子信號標準、lane數量、凸塊間距（bump pitch，連接密度）和溝道長度等指標。只要一個chiplet符合標準，那么它就能與另一個UCIe芯片互通。
UCIe 1.0規范有兩個性能/復雜度標準級別。
“標準封裝”級規范是為使用傳統有機襯底的低帶寬器件設計的。這些部件將使用多達16個lane、100μm+凸塊間距以及擴展的溝道長度。這就像在一個當代PCIe鏈路上連接兩個設備，但是把它們放置得非常非常近。
“先進封裝”級規范涵蓋了EMIB和InFO等所有基于高密度硅橋的技術，要求在25μm~55μm范圍內的更小凸塊間距。由于密度更大，每個cluster需要4倍的lane，且溝道長度小于2mm。
UCIe的推廣者認為，如果采用目前的45μm凸塊間距技術，先進封裝裝置將能提供高達1.3TB/s/mm的shoreline（線性）帶寬。也就是說，每秒1.3TB的數據可以通過1mm的芯片邊緣。
性能最高的設備通常都是將盡可能多的低延遲帶寬塞進盡可能小的區域，但大多數設計不需要這種級別的性能，故而設計者可以使用多種手段來定制設計。因此，下圖中“關鍵指標目標”部分將因不同的設計選擇而異。
此外，該聯盟在構建該規范時考慮到能效，適應了諸如快速開關（亞納米秒）等高級功能。
Die-to-Die適配器為芯片之間的鏈路狀態管理和參數協商提供了基礎，并負責通過CRC和鏈路級重試為額外的數據可靠性保障提供可選支持。
03.借助PCIe和CXL標準還能用于芯片外的連接
新UCIe互連的外觀和操作類似于on-die連接，同時還支持與其他組件的off-die連接。這些設計甚至可以為機架規模的設計提供足夠低的延遲和足夠高的帶寬。
在協議層，芯片制造商有幾種不同選擇。
UCIe的官方標準協議是成熟的PCIe和開放的CXL（Compute eXpress Link，由英特爾發起）。
PCIe協議可提供廣泛的互操作性和靈活性，已經成為各種其他技術的支柱；CXL則可用于更高級的低延遲/高吞吐量連接，如內存（cxl.mem）、I/O（cxl.io）以及GPU和ASIC（cxl.cache）等加速器。
客戶和芯片制造商都可以利用他們在PCIe/CXL上的現有軟件投資，進一步簡化開發過程，并更快地推出符合UCIe標準的芯片。此外，聯盟發起方已明確表示，UCIe不會局限于PCIe/CXL，其未來版本可能會添加其他協議。
與其他連接標準（如USB、PCIe和NVMe）一樣，UCIe標準希望實現無處不在和通用，同時為芯片連接提供卓越的功率和性能指標。
UCIe的初始版本來自英特爾，過去幾十年，英特爾主導開發了幾種頗受關注的開放互連技術，包括USB、PCIe、和Thunderbolt 3等等。英特爾之前也為其EMIB使用了AIB（Advanced Interconnect Bus）和UIB兩種協議。
在此前試圖培養標準化的芯片生態系統時，英特爾發布免版稅的開源AIB互連標準，但這沒有獲得足夠的行業吸引力。相比之下，CXL當前已被廣泛采用，因此將其與UCIe一起使用更有意義。
不過，UCIe和AIB并非天生兼容（特殊的子集設計可以同時支持兩者），因此，雖然英特爾將繼續全力支持當前的AIB實現，但它將停止所有進一步的開發并遷移到UCIe。該標準規范還包括一個Retimer設計，它可以將連接擴展至芯片封裝之外，實現與內存池、計算和加速器資源等其他組件的光學和電氣連接。
UCIe聯盟設想了這種互連最終能實現芯片行業幾十年來一直在努力構建的足夠量的機架級分散系統。Die-to-Rack連接可以使用本地CXL進行PCIe通信（無需轉換），可能最終提供此類設計所需的延遲和帶寬，如有需要，還可使用其他類型的協議。
在開放計算項目（Open Compute Project），BoW（Bunch of Wires）規范也可被視作UCIe的一個對手。
BoW規范同樣旨在使芯片設計大眾化，并擁有令人印象深刻的性能規格，但它沒有那么靈活。例如，BoW提供的能效范圍是0.7~0.5pJ/bit（每位Picojoules），而UCIe提供的支持0.5~0.25pJ/bit，這可能因使用的制程節點而異。
BoW支持固定的16GT/s，而UCIe是可配置的，可擴展至32GT/s。UCIe在其他指標方面也領先，如Shoreline帶寬密度（1280Gbps vs 3.8Tb/s），且僅限于MCP封裝，而UCIe可以支持大多數2D和2.5D封裝選項。
04.結語：UCIe剛剛起步但發起者已經看向未來
總體來說，UCIe規范旨在使封裝互連看起來盡可能類似于on-die互連，同時提供大量選項，幾乎可以實現所需的任何類型的性能或封裝技術。
標準化互連是提高任何設備更廣泛的驗證、合規性和互操作性的第一步，而半導體行業長期缺少被廣泛接受的芯片確認、驗證和資格認證流程。UCIe聯盟非常關注這些方面，初始UCIe 1.0規范有一章專門針對驗證和內置功能來幫助這些工作。
UCIe聯盟的強大成員公司們將開始開發下一代UCIe技術，包括定義chiplet form factor、管理、增強安全性和其他基本協議。他們還在尋找更多的成員加入，以期加速改變行業交付新產品的方式。
新標準不僅以開放的方式提供，而且其相關公司將在今年晚些時候成立一個正式的聯盟集團來管理并進一步發展UCIe。
來源：UCIe官網，tom’s HARDWARE，AnandTech